En cualquier sistema que requiere convertidores analógico-digital (ADC) ultrarrápidos, la degradación entre la relación señal/ruido y el margen dinámico libre de espurios SNR/SFDR) debida a la fluctuación del reloj de muestreo se está convirtiendo en un problema, a comprender las interdependencias y a seleccionar y optimizar correctamente la solución del reloj en un diseño practico. A continuación se presenta un empleo de una solución real.
